2015年计算机三级信息管理技术分章节考试要点（4）
发布时间：2012/6/14 11:00:11 来源：城市网学院 编辑：ziteng
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六、运算器 1.运算器的组成
多功能算术/逻辑运算单元（ALU）:
对一片ALU来说，可有三个进位输出。其中G称为进位发生输出，P称为进位传送输出。在电路中，多加这两个进位输出的目的是为了便于实现多片（组）ALU之间的先行进位，为此，还需一个配合电路，它称为先行进位发生器（CLA）。内部总线:
根据总线所处位置，总线分为内部总线和外部总线两类。内部总线是指CPU内各部件的连线，而外部总线是指系统总线，即CPU与存储器、I/O系统之间的连线。
按总线的逻辑结构来说，总线可分为单向传送总线和双向传送总线。所谓单向总线，就是信息只能向一个方向传送。所谓双向总线，就是信息可以向两个方向传送。换句话说，总线既可以用来发送数据，也可以用来接收数据。
总线的逻辑电路往往是三态的，即输出电平有三种状态:逻辑“1”、逻辑“0”和“浮空”状态。2.运算器的基本结构
运算器包括ALU、阵列乘除器件、寄存器、多路开关或三态缓冲器、数据总线等逻辑部件。现代计算机的运算器大体有如下三种结构形式。①单总线结构的运算器②双总线结构的运算器③三总线结构的运算器
七、控制器1.控制器在CPU中的位置
中央处理器（CPU）由两个主要部分———控制器及运算器组成。其中程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器等组成了控制器。它是对计算机发布命令的“决策机构”，协调和指挥整个计算机系统的操作，因此，它处于CPU中极其重要的位置。在CPU中，除算术逻辑单元（ALU）及累加器外，尚有下列逻辑部件:
（1）缓冲寄存器（DR）
缓冲寄存器用来暂时存放由内存储器读出的一条指令或一个数据字;反之，当向内存存入一条指令或一个数据字时，也暂时将它们存放在这里。缓冲寄存器的作用是:①作为CPU和内存、外部设备之间信息传送的中转站;②补偿CPU和内存、外部设备之间在操作速度上的差别;
③在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。
（2）指令寄存器（IR）
指令寄存器用来保存当前正在执行的一条指令。指令划分为操作码和地址码字段，它们由二进制数字组成。为执行任何给定的指令，必须对操作码进行译码，以便指出所要求的操作。
指令寄存器中操作码字段的输出就是指令译码器的输入。操作码一经译码后，即可向操作控制器发出具体操作的特定信号。
（3）程序计数器（PC）
为了保证程序能够连续地执行下去，CPU必须具有某些手段来确定下一条指令的地址。而程序计数器（PC）正是起到这种作用，所以通常又称其为指令计数器。
（4）地址寄存器（AR）
地址寄存器用来保存当前CPU所要访问的内存单元的地址。由于在内存和CPU之间存在着操作速度上的差别，所以必须使用地址寄存器来保持地址信息，直到内存读/写操作完成为止。
（5）累加寄存器（AC）
累加寄存器AC通常简称为累加器。它的功能是:当运算器的算术/逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。例如，在执行一个加法前，先将一个操作数暂时存放在AC中，再从内存中取出另一个操作数，然后同AC的内容相加，所得结果送回AC中，而AC中原有的内容随即被破坏。顾名思义，累加寄存器用来暂时存放ALU运算的结果信息。显然，运算器中至少要有一个累加器寄存器。
由于运算器的结构不同，可采用多个累加寄存器。
（6）状态寄存器（SR）
状态寄存器保存由算术指令和逻辑指令运行或测试结果建立的各种状态码内容。[NextPage]
（7）操作控制器
操作控制器的功能，就是根据指令操作码和时序信号，产生各种操作控制信号，以便正确地建立数据通路，从而完成取指令和执行指令的控制。
根据设计方法不同，操作控制器可分为组合逻辑型、存储逻辑型、组合逻辑与存储逻辑结合型三种。第一种称为常规控制器，它是采用组合逻辑技术来实现的;第二种称为微程序控制器，它是采用存储逻辑来实现的;第三种称为PLA控制器，它是吸收前两种的设计思想来实现的。
（8）时序产生器
CPU中除了操作控制器外，还必须有时序产生器，因为计算机高速地进行工作，每一动作的时间是非常严格的，不能有任何差错。时序产生器的作用，就是对各种操作实施时间上的控制。
2.控制器的组成
运算器包括ALU、累加器、数据缓冲寄存器和状态寄存器，而控制器的核心是操作控制器，围绕它的有程序计数器（PC）、指令寄存器（IR）、指令译码器（ID）和时序产生器。
八、存储器1.存储器的基本组成及其读写操作
（1）存储器的基本组成
主存储器由存储体、地址译码电路、驱动电路、读写电路和控制电路等组成。主存储器主要功能是:①存储体:是信息存储的集合体，由某种存储介质按一定结构组成的存储单元的集合。通常是二维阵列组织，是可供CPU和计算机其他部件访问的地址空间。
②地址寄存器、译码电路与驱动器:即寻址系统，将CPU确定的地址先送至地址寄存器中，然后根据译码电路找到应访问的存储单元。在存储体与译码器之间的驱动器的功能是减轻译码线驱动负载能力。由于一条译码线需要与它控制的所有存储单元相联，其负载很大。需要增夹荦动器，以译码线连叫荦动器的输入端，由驱动器的输出端控制连接在译码线上的所有存储单元。③读写电路与数据寄存器:根据CPU的命令，将数据从数据寄存器中写入存储体中特定的存储单元或将存储体中指定单元的内容读到数据寄存器中。
④控制电路:接收CPU传来的控制命令，经过控制电路一系列的处理，产生一组时序信号控制存储器的操作。
在存储器的组成中，存储体是核心，其余部分是存储体的外围线路。不同的存储器都是由这几部分组成，只是在选用不同的存储介质和不同的存取方式时，各部分的结构与工作方式略有变化。
（2）存储体阵列
计算机存储器中存储的是“0”和“1”的信息，每一个能存储一位二进制并能保持两种状态的元件称为记忆元件。若干记忆元件组成存储单元，一个存储单元能够存储一个或几个字节的二进制信息。每个存储单元都有一个地址编号，用以唯一标识存储单元的位置。信息按地址存入指定的存储单元中，按地址从指定的存储单元中取出。存储单元的集合称为存储体。由于存储体中存储单元的每个二进制位必须并行工作，因此将存储单元按其地址的顺序组成存储阵列。
（3）存储器的地址译码系统
CPU要访问存储单元的地址由地址总线输入到地址寄存器中。地址译码器将地址转换为对应地址线（字线）上的控制信号，以表示选中某一单元，并驱动相应的读写电路，完成对存储单元的读写操作。
地址译码为两种方式:一种是单译码方式，仅有一个译码器。译码器输出的每条译码线对应一个存储单元。如地址位数N=10，即译码器可以有2 10 =1024种状态，对应有1024条译码线（字线）即1024个存储单元。另外一种是双译码方式，将译码器分成X向和Y向两个译码器，通过双译码器的相互作用确定存储单元的地址。
设地址长度n仍为10，将其中的前5位输入到X地址译码器中，译出X 0 到X 31 译码线，分别选择0～31行。将后5位输入到Y地址译码器中译出Y 0 到Y 31 译码线，分别选择0～31列。X向译码器和Y向译码器引出的地址线都是2 5 =32条。若采用X向和Y向交*选择，可以选择从存储单元（0，0）至（31，31）共2 5 ×2 5 =1024个存储单元地址。即同样可以提供1024种状态，而地址线只需要64条，比单译码器节省93.75%的地址线。
（4）存储器的读写操作
在CPU向存储体发生读操作命令时，首先由CPU将相应存储单元的地址码送至地址寄存器中;地址译码器将地址寄存器中的地址编码译成相应地址线（字线）的高电位，标志指定的存储单元;然后在CPU的统一控制下，由控制电路将读命令转换成读写电路的操作，执行将指定存储单元的内容传送到数据寄存器的操作，完成了整个存储器读的操作。存储器写的操作与读的操作相类似。
不同类型的存储器根据其特点有不同的读写操作控制电路、控制机构、读写电路及地址译码器，但它们的基本操作原理大同小异。
